在進(jìn)行小數(shù)分頻頻率合成器的芯片測(cè)試時(shí)，數(shù)字部分可以通過常規(guī)的數(shù)字測(cè)試方法即可以實(shí)現(xiàn);而輸出射頻信號(hào)的相位噪聲、雜散噪聲則需要芯片工作在正常的輸出狀態(tài)下才能測(cè)試;因此小數(shù)分頻頻率合成器芯片在測(cè)試時(shí)需要與外接環(huán)路濾波器(LF)、壓控振蕩器(VCO)才能構(gòu)成完整的鎖相環(huán)回路，在具備正常的芯片功能的前提下才能實(shí)現(xiàn)對(duì)其相位噪聲、雜散噪聲下的測(cè)試。本文以ADF4153小數(shù)分頻頻率合成器為例，研究了其外圍環(huán)路濾波器的設(shè)計(jì)方法，給出了基于芯片測(cè)試的環(huán)路濾波器設(shè)計(jì)流程，并進(jìn)行了驗(yàn)證測(cè)試。
1.外接環(huán)路濾波器設(shè)計(jì)
環(huán)路濾波器是電荷泵鎖相環(huán)電路的重要環(huán)節(jié)，它連接在電荷泵和壓控振蕩器之間。鎖相環(huán)的基本頻率特性是由環(huán)路濾波器決定的。實(shí)際上，正是由于環(huán)路濾波器的存在，鎖相環(huán)才可以選擇工作在任意的中心頻率和帶寬內(nèi)。環(huán)路濾波器的類型多種多樣，大致分為有源濾波器和無源濾波器兩大類，無源濾波器與有源濾波器相比，其優(yōu)點(diǎn)在于：結(jié)構(gòu)簡單、低噪聲、高穩(wěn)定度和易以實(shí)現(xiàn)。
最常見的無源濾波器是如圖1所示的三階濾波器。一般而言，環(huán)路濾波器的帶寬應(yīng)為PFD頻率(通道間隔)的1/10.提高環(huán)路帶寬會(huì)縮短鎖定時(shí)間。但環(huán)路帶寬過大會(huì)大幅度地增加不穩(wěn)定性，從而導(dǎo)致鎖相環(huán)無法鎖定的狀態(tài)。
圖1三階環(huán)路濾波器
三階無源濾波器的傳遞函數(shù)為：
其中：
聯(lián)合公式(1)、(2)可以得出：
其中：K0=C2R2,K1=C1C2C3R2R3，K2=[(C1+C2)C3R3+(C1+C3)C2R2]，K3=C1C2C3。
為了求取C1、C12、C3和R1、R2的取值，首先需要確定設(shè)計(jì)需要的帶寬及相位裕度，諸多文獻(xiàn)給出了詳細(xì)的求取步驟，在此不再敷述。然而，在實(shí)際的應(yīng)用時(shí)，這種計(jì)算方法較為繁瑣，不利于工程設(shè)計(jì)使用。
ADI公司發(fā)布的ADIsimPLL頻率合成器設(shè)計(jì)軟件可以很方便地根據(jù)用戶的使用要求進(jìn)行環(huán)路濾波器的設(shè)計(jì)。它將應(yīng)用工程師從繁雜的數(shù)學(xué)計(jì)算中解脫出來。應(yīng)用者只要輸入設(shè)置環(huán)路濾波器的幾個(gè)關(guān)鍵參數(shù)，ADISimPLL就可以自動(dòng)地計(jì)算出所需要的濾波器元器件的數(shù)值。這些參數(shù)包括：鑒相頻率PFD,電荷泵電流ICP,環(huán)路帶寬BW,相位裕度，VCO控制靈敏度Kv,濾波器的形式(有源或無源，階數(shù))。然而，在芯片測(cè)試時(shí)，如何盡可能地將外界電路(如環(huán)路濾波器)引入的噪聲降低，以測(cè)試出芯片的真實(shí)性能，這是芯片外圍電路設(shè)計(jì)時(shí)需要解決的問題。
2.設(shè)計(jì)參數(shù)選擇
為了研究環(huán)路濾波器對(duì)鎖相環(huán)輸出頻率相位噪聲的影響，設(shè)計(jì)出符合芯片測(cè)試需要的外圍環(huán)路濾波器。本文在ADIsimPLL軟件中進(jìn)行了如下仿真配置。器件型號(hào)：ADF4153，fPFD=25MHz(理想信號(hào)源)，INT=69，F(xiàn)RAC=101，MOD=125，VCO采用ZComm公司的V674ME34-LF，在該配置下，預(yù)期輸出的RFOUT=1.7452GHz。
(a)設(shè)定環(huán)路濾波器帶寬為20kHz,相位裕度50°，其相位噪聲的仿真情況如圖2所示。
圖2環(huán)路帶寬20kHz時(shí)的相位噪聲仿真圖
從圖2中可以得知，當(dāng)環(huán)路濾波帶寬為20kHz時(shí)，VCO所引起的相位噪聲占據(jù)了主導(dǎo)地位。芯片所引起的相位噪聲則被淹沒在總輸出噪聲之下。換句話說，當(dāng)環(huán)路帶寬較窄(如20kH)的情況下，針對(duì)鎖相環(huán)輸出信號(hào)進(jìn)行相位噪聲測(cè)試，其結(jié)果并不能真正地反映芯片輸出的相位噪聲。
(b)設(shè)定環(huán)路濾波器帶寬為100kHz，相位裕度50°，其相位噪聲的仿真情況如圖3所示。
圖3環(huán)路帶寬為100kHz時(shí)的相位噪聲仿真圖
從圖3中可以得知，當(dāng)環(huán)路濾波帶寬為100kHz時(shí)，VCO對(duì)于總相位噪聲的貢獻(xiàn)顯著地降低，芯片所引起的相位噪聲占據(jù)了主導(dǎo)地位，在10kHz以內(nèi)，總相位噪聲輸出的曲線基本與芯片所引起的相位噪聲重合。由此可以得知，當(dāng)環(huán)路帶寬較寬(如100kHz)的情況下，針對(duì)鎖相環(huán)輸出信號(hào)進(jìn)行相位噪聲測(cè)試，其結(jié)果基本能真正反映芯片輸出的相位噪聲。
本文研究的ADF4154的主要測(cè)試頻點(diǎn)為1.7452GHz(fPFD=25MHz,RSET=5.1k)，根據(jù)測(cè)試要求進(jìn)行綜合的考慮，設(shè)定了環(huán)路帶寬75kHz,相位裕度50°的約束條件。在進(jìn)行ADF4153的外圍電路設(shè)計(jì)時(shí)，首先需要確認(rèn)所使用的VCO型號(hào)及其標(biāo)稱性能。然后再根據(jù)ADI公司提供的ADIsim-PLL軟件進(jìn)行三階環(huán)路濾波器的設(shè)計(jì)。從軟件得出C1~C3、R2、R3的具體取值，再根據(jù)現(xiàn)有的標(biāo)稱電容電阻值進(jìn)行調(diào)整，反算出實(shí)際設(shè)計(jì)的環(huán)路帶寬及相位裕度。實(shí)際數(shù)據(jù)如表1所示。
表1三階環(huán)路濾波器電容與電阻的取值
由此，我們確定了環(huán)路濾波器中各個(gè)電容、電阻的取值，并設(shè)計(jì)了可用于ADF4153芯片測(cè)試的電路原理圖，如圖4所示。VCO的輸出不僅需要連接外部頻譜儀進(jìn)行測(cè)試，還需要通過電容反饋到ADF4153的REFINA端，同時(shí)REFINA端還需要預(yù)留SMA頭用于射頻輸入頻率范圍及靈敏度測(cè)試。一個(gè)簡單的電阻網(wǎng)絡(luò)用于完成VCO輸出信號(hào)功率的再分配。
圖4環(huán)路濾波器及射頻電路設(shè)計(jì)
3.測(cè)試驗(yàn)證
在仿真的基礎(chǔ)上，本文設(shè)計(jì)并加工了ADF4153的測(cè)試板，并按照計(jì)算的電容、電阻值組成了環(huán)路濾波網(wǎng)絡(luò)。采用Agilent8257D射頻信號(hào)源提供250MHz作為fREFIN，通過SPI端口設(shè)定fPFD=25MHz，N=69，4/5分頻模式，ICP=5mA,FRAC=101，MOD=125。使用頻譜儀測(cè)量輸出信號(hào)，能夠正常鎖定在1.7452GHz，如圖5所示。圖6為該頻點(diǎn)的相位噪聲測(cè)試圖，實(shí)測(cè)相位噪聲為-106.34dBc/Hz.環(huán)路帶寬約為85kHz，與理論值77.3kHz存在一定的差距。這是由于在仿真時(shí)并沒有考慮測(cè)試板走線及測(cè)試插座等存在的寄生電容所導(dǎo)致的偏差，但仍在合理范圍以內(nèi)。
圖5輸出信號(hào)頻譜
圖6相位噪聲測(cè)試圖
針對(duì)芯片進(jìn)行不同工作模式下的相位噪聲及雜散進(jìn)行測(cè)試，測(cè)試結(jié)果如表2、3所示。
表2不同模式的相位噪聲測(cè)試數(shù)據(jù)
表3不同模式下的雜散測(cè)試數(shù)據(jù)
數(shù)據(jù)手冊(cè)規(guī)定最低的相位噪聲模式下5kHz頻偏的相位噪聲PN≤-95dBc/Hz，實(shí)測(cè)該點(diǎn)為-106.04dBc/Hz，測(cè)試結(jié)果滿足要求。
數(shù)據(jù)手冊(cè)規(guī)定中間雜散模式下1MHz頻偏的雜散SN≤-65dBc/Hz，實(shí)測(cè)該點(diǎn)為-84.99dBc/Hz，測(cè)試結(jié)果滿足要求。
綜上所述，該濾波器的設(shè)計(jì)能達(dá)到預(yù)期的設(shè)計(jì)目標(biāo)，滿足不同模式下的雜散及相噪測(cè)試的要求，可用于ADF4153芯片的性能測(cè)試。
小結(jié)
以上就是基于芯片測(cè)試的環(huán)路濾波器設(shè)計(jì)介紹了。本文主要基于芯片測(cè)試目的，針對(duì)外圍電路中的環(huán)路濾波器設(shè)計(jì)來進(jìn)行討論，從而給出一種簡單、易行的工程化計(jì)算方法和流程，并對(duì)其進(jìn)行了驗(yàn)證測(cè)試，測(cè)試結(jié)果滿足芯片測(cè)試的需要。目前這種方法已經(jīng)應(yīng)用于多款小數(shù)分頻頻率合成器的測(cè)試電路的設(shè)計(jì)中。
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